Fig. 8, Construction of majority op

Fig. 8, Construction of majority operation by
window comparators (a) and majority
operation logic (b).
circuits LC1, LC2 and LC3 indicated by the dotted
lines are level converters that change the input
signals U, v and w (triple redundant system output
signals) to such levels that the two-input window
comparators Ai, A2 and A3 shown in Figure 8(b)
can oscillate. In the figure, AI, A2, ..., A5 are
window comparators.
In Figure 8(a), the binary input signals U E { 1,
0}, v E { 1, 0} and w E { 1,0 } are converted to the
output signals SEs/(R + S) and Es of the level
converters. The window comparators AI, A2 and A3
have the windows at the input level SEs/(R + S),
oscillate, and produce the dc output signals a = 1, b =
l a n d c = l .
The dc output signals a, b and c are the binary
output signals obtained by rectifying the output
signals of the window comparators with rectifier
circuits (marked by H). The output signals a, b and
c of the window comparators are summed to a + b +
~ = 3 w h e n u = l , v = l a n d w = l a n d t o a + b + c <
2 when the input signals do not coincide with each
other. The window comparator & has the window
in a + b + c 2 1 and the window comparator A5 has
the window in a + b + c = 3. The output signals M =
1 and Er = 1 are produced from the window
comparators & and A5 when a = 1, b = 1 and c = 1.
When two of a, b and c are 1, the output signal is
produced only from the window comparator &.
The circuit shown in Figure 8(a) is thus a fail-safe 2-
out-of-3 circuit that performs the following
operation for U = 1, v = 1 and w = 1 and produces
the output M, which goes zero in the faulty
condition:
M = U*VVV*WVW*U (13)
The window comparator A6 is a three-input
window comparator that oscillates (has the window
in Es) only when U = 0, v = 0 and w = 0. The output
&(fault decision output) goes Er = 0 in the window
comparator A6 when U = 1, v = 1 and w = 1 or when
non-coincidence occurs between the output signals of
the corresponding level converters. The output Er =
0 is produced from the window comparator A5 when
U = 0, v = 0 and w = 0 or when a fault occurs in any
of the corresponding level comparators AI, A2, A3
and As. The output signal E, of the fault monitoring
circuit comprised by the level comparators A5 and
A6 is given by
Er = U-V-WV U . v - w
Let L1*, L2* and L3* be the operating states of
the level converters LC1, LC2 and LC3 in the circuit
shown in Figure 8(a); Ll”, L2” and L3” be the output
states of the level converters LC1, LC2 and LC3 in
the faulty condition; and Ai*, A2*, A3*, A4*, A5*
and &* be the operating states of the window
comparators, including the rectifiers. Also assume
that Lu = u.Ll*v L1* .L1”, Lv = v -L~ * vL 2* .L2”,
---
(14)
- -
- -
Lw = w.L3*v L3* .L3”, Lu’ = U.Ll*V L1* *L1”,
L”’ = V.L2*V L2*.L2)$, Lw’ = W.L3*V L3*.L3?
Then, the output signals M and Er are as given by
where L1* , L2* and L3* signify the negation of
the logic variables L1*, L2* and L3*, respectively.
For instance, La = u.L1*v L1* .L1” signifies Lu = U
when the level converter LC1 is normal (Li* = 1)
and signifies Lu = L1” when the level converter LCl
is faulty (L1* = 0; i.e., L1* = 1).
In the faulty condition, Ai* (i = 0, ..., 6) is 0 and
Li” E { 1, 0) is a binary logic variable. In a triple
redundant system, the logic variables that indicate the
operating states of the triple operation processing
circuits correspond to L1*, L2* and L3*.
Figure 8(a) shows a majority circuit for U = 1, v
= 1 and w = 1. It can perform majority operations
for U = 0, v = 0 and w = 0 if the window
comparators Ai, A2 and A3 have the windows set in
Fig.9. Majority operation by fail-safe window
comparators (double rail logic output signal).
the output signal Es of the level converters LCi, LC2
and LC3. The circuit configuration shown in Figure
8(a) can be, of course, applied to fail-safe m-out-of-n
circuits.
Figure 9 shows a majority operation circuit that
produces the 2-out-of-3 operation olitput signal M
for the input signals U = 1, v= 1 and w = 1, the 2-
out-of-3 operation output signal XT for the input
signals U = 0, v = 0 and w = 0, and the fault detection
output signal Er = 0 when either of the two output
signals M and M includes an error. In Figure 9, the
input signals U, v and w may erroneously assume the
logic value 1 or 0. It follows that the output signals
of the level converters may also erroneously assume
the logic level SEs/(R + S ) or Es. When a fault
occurs in any of the window comparators Ai, A2,
A3, &, As, Ai’, A2’, A3’and A5’ comprising the
voter or in the summing circuit, the output signal Er
E 11, 0) becomes Er = 0 and makes the fault
apparent. The fault detection output signal becomes
Er = 0 when an error occurs in any of the input
signals U, v and w given as triple redundant system
output signals, when a fault occurs in any of the
triple redundant system circuit components for the
majority operation or when a fault occurs in the fault
detection circuit A5 or As’. The output signals of the
circuits A4 and A4’ not constructed as triple
redundant systems become M = 0 or M = 0 in the
faulty condition or have fail-safe output
characteristics.
The fail-safe 2-out-of-3 circuit (producing the
output signal M) in Figure 8(b) is composed of AND
gates of fail-safe interlock construction and OR gates
with the majority operation function. As shown in
Figure 10, the fail-safe interlock is basically
comprised by AND gates that produce the
implementation output Po E (1, 0) only when the
output instruction CM E { 1, 0) that permit an error
and the permit signal Pa = 1 (permit) are available
[4]. This basic configuration allows errors in both
the binary signals 1 and 0 for the output instruction
CM and does not allow an error on Pa = 1 alone for
the permit signal Pa E { 1, 0) and requires that the
AND gate G does not produce the instruction
implementation output Po = 1 when it fails. The
output Po is expressed by
where G* E { 1,O) is a logic variable that indicates
the operating state of the AND gate G.
Using this basic interlock configuration, a
circuit for checking a double redundant system for
the coincidence or non-coincidence of the output
signals can be built by utilizing two-input window
comparators as shown in Figure 11. In Figure 11,
WC1, WC2, WC3 and WC4 are window comparators,
and U’ and v’ are the output signals of level converter
circuits like the ones shown in Figure 8(a), for
instance. The window comparator WC1 or WC2 has
the window set at the logic value 1 or 0 of both input
signals , respectively, and produces the coincidence
signal Mc = 1 (U’ = 1, v’ = 1 or U’ = 0, v’ = 0). The
window comparators WC3 and WC4 have the
windows set at the different logic values 1 and 0 or 0
and 1 of both input signals, respectively, and produce
the output Md = 1 only when the logic values of the
input signals U’ and v’ are 1 and 0 or 0 and 1,
respectively. The output signals Mc and Md are
given by
--
Mc = (u’.v’*W~*)VU(’ - V’ *W2*) (18)
Md = (u,.V).W~*)V(U).V’.W~*) (19)
where Wi*, W2*, W3* and W4* are logic variables
that indicate the operating states of the window
comparators WCi, WC2, W C 3 and WC3,
respectively.
In Figure 11, the output Md is given as the
wired-OR of the rectified output signals (marked 8>
of the window comparators WC3 and WQ, because
the two rectified output signals alternately occur and
call for no majority operations. (This is also true of
the output signal &.)
The output signals Mc and Md, as expressed by
Eqs. (18) and (191, comprise interlock circuits, each
of which is shown as the AND gate G in Figure 10
and uses the input signal U’ or v’ as permit signal.
Since the errors in the input signals U’ and v’ are not
asymmetrical (or errors do not occur in one logic
value alone), the interlock circuit may be regarded as
an incomplete one. The AND gates Ai, A2 and A3
shown in Figure 8(a) have the same function as the
interlock circuits shown in Figure 11.
The majority summing circuit shown in Figure
8(a) is constructed by an OR gate and fault detection
is as shown in Figure 12. Hence, faults in the
rectifier circuits RC1, RC2 and RC3 that comprise
the OR gate cannot be detected immediately.
Namely, multiple-valued operation by the summing
circuit and threshold value computing circuits and
A5 is inevitable.

Results (Thai) 1:

รูป 8 ก่อสร้างของการดำเนินการส่วนใหญ่โดยcomparators หน้าต่าง (ก) และส่วนใหญ่ตรรกะการดำเนินงาน(ข). วงจร LC1, LC2 และ LC3 ระบุโดยประเส้นแปลงระดับที่มีการเปลี่ยนแปลงการป้อนข้อมูลสัญญาณU, V และ W (ระบบซ้ำซ้อนสามเอาท์พุทสัญญาณ) ให้อยู่ในระดับดังกล่าวที่หน้าต่างสองอินพุตเทียบAi, A2 และ A3 แสดงในรูปที่ 8 (ข) สามารถสั่น ในรูปไอ A2, ... , A5 เป็นตัวเปรียบเทียบหน้าต่าง. ในรูปที่ 8 (), การป้อนข้อมูลไบนารีสัญญาณ UE {1, 0} โว E {1, 0} ว E {1,0} จะถูกแปลงเป็นสัญญาณSEs / (R + S) และ Es ของระดับแปลง หน้าต่างเทียบไอ A2 และ A3 มีหน้าต่างในระดับอินพุต SEs / (R + S), สั่นและผลิตสัญญาณดีซี = 1, B = landc =ล สัญญาณเอาท์พุท dc A, B และ C เป็นไบนารีสัญญาณที่ได้จากการกลั่นเอาท์พุทสัญญาณเทียบหน้าต่างที่มีกระแสวงจร(ทำเครื่องหมายด้วย H) สัญญาณเอาท์พุท A, B และC ของ comparators หน้าต่างจะสรุปไป A + B + ~ = 3 = WhenU ลิตร V = = landw landtoa + B + C <2 เมื่อสัญญาณไม่ตรงกับแต่ละอื่น ๆ เปรียบเทียบหน้าต่างและมีหน้าต่างใน A + B + C 2 1 และหน้าต่างเปรียบเทียบ A5 มีหน้าต่างในA + B + c = 3 เอาท์พุทสัญญาณ M = 1 Er = 1 มีการผลิตจากหน้าต่างcomparators และและ เมื่อ A5 = 1, B = 1 และ c = 1 เมื่อทั้งสองของ A, B และ C เป็น 1, สัญญาณที่มีการผลิตเฉพาะจากเปรียบเทียบหน้าต่างและ. วงจรแสดงในรูปที่ 8 () จึงล้มเหลว เซฟ 2- ออกจากวงจร 3 ที่ดำเนินการดังต่อไปนี้การดำเนินงานU = 1, V = 1 และ W = 1 และผลิตเอาท์พุทเอ็มที่จะไปศูนย์ในความผิดพลาดสภาพ: M = U * * * * * * * * VVV WVW * U (13) หน้าต่างเปรียบเทียบ A6 เป็นสามอินพุตเปรียบเทียบหน้าต่างที่oscillates (มีหน้าต่างในEs) เท่านั้นเมื่อ U = 0, V = 0 และ W = 0 เอาท์พุทและ(ความผิดของการส่งออกการตัดสินใจ) ไป Er = 0 ใน หน้าต่างเปรียบเทียบA6 เมื่อ U = 1, V = 1 และ W = 1 หรือเมื่อที่ไม่ใช่เรื่องบังเอิญที่เกิดขึ้นระหว่างสัญญาณการส่งออกของแปลงระดับที่สอดคล้องกัน เอาท์พุท Er = 0 ผลิตจากหน้าต่างเปรียบเทียบ A5 เมื่อU = 0, V = 0 และ W = 0 หรือเมื่อความผิดเกิดขึ้นในระดับที่สอดคล้องกันเทียบAI, A2, A3 และในฐานะที่เป็น เอาท์พุทสัญญาณ E, ความผิดของการตรวจสอบวงจรประกอบด้วยโดยเทียบระดับA5 และA6 จะได้รับจากEr = UV-U เวสต์เวอร์จิเนีย โวลต์ - น้ำหนักให้L1 * L2 และ L3 * * * * * เป็นรัฐในการดำเนินงานของระดับLC1 แปลง LC2 และ LC3 ในวงจรแสดงในรูปที่8 (); ll "L2" และ L3 "เป็นเอาท์พุทรัฐระดับLC1 แปลง LC2 และ LC3 ในสภาพผิดปกตินั้น และไอ * * * * * A2, A3 * * * * * A4, A5 * และ * และเป็นรัฐในการดำเนินงานของหน้าต่างcomparators รวมทั้ง rectifiers นอกจากนี้สมมติว่าลู = u.Ll * * * * * * * * วี L1 .L1 "เลเวล v = -L ~ * * * * * * * * VL 2 .L2" --- (14) - - - - Lw = w.L3 * * * * * * * * L3 โวลต์ L3 "ลู '= U.Ll L1 * * * * * * * * * V L1" L "' = V.L2 * * * * * * * * V L2 .L2) $, Lw '= W.L3 * * * * * * * * V L3 .L3? จากนั้นการส่งออก สัญญาณ M และ Er เป็นไปตามที่กำหนดโดยที่L1 * L2 และ L3 * * * * * หมายถึงการปฏิเสธของตัวแปรตรรกะL1 * L2 และ L3 * * * * * ตามลำดับ. ยกตัวอย่างเช่น La = u.L1 * * * * * * * * วี L1 .L1 " หมาย Lu = U เมื่อ LC1 ระดับแปลงเป็นปกติ (Li * = 1) และหมาย Lu = L1 "เมื่อระดับแปลง LCL เป็นความผิดพลาด (L1 * = 0; เช่น L1 * = 1). ในสภาพผิดปกติไอ * (i = 0, ... , 6) เป็น 0 และหลี่"E {1, 0) เป็นตัวแปรตรรกะไบนารี ในสามระบบซ้ำซ้อนตัวแปรตรรกะที่แสดงสถานะการทำงานของการประมวลผลการดำเนินงานที่สามวงจรสอดคล้องกับL1 * L2 * และ L3 *. รูปที่ 8 () แสดงให้เห็นวงจรส่วนใหญ่สำหรับ U = 1, V = 1 และน้ำหนัก = 1 สามารถดำเนินการส่วนใหญ่สำหรับU = 0, V = 0 และ W = 0 ถ้าหน้าต่างเทียบAi, A2 และ A3 มีหน้าต่างที่กำหนดในรูปที่9 การดำเนินงานส่วนใหญ่จากหน้าต่างที่ไม่ปลอดภัยcomparators (รถไฟสัญญาณตรรกะคู่). เอาท์พุทสัญญาณ Es ของแปลงระดับ LCI, LC2 และ LC3 การกำหนดค่าวงจรแสดงในรูปที่8 () จะเป็นไปได้แน่นอนนำไปใช้ไม่ปลอดภัยมออกจาก n วงจร. รูปที่ 9 แสดงให้เห็นวงจรการดำเนินงานส่วนใหญ่ที่ผลิต2 ออกจาก 3 การดำเนินงาน olitput สัญญาณ M สำหรับการป้อนข้อมูลสัญญาณ U = 1, V = 1 และ W = 1, 2 ออกจากการดำเนินงาน 3 สัญญาณ XT สำหรับการป้อนข้อมูลสัญญาณU = 0, V = 0 และ W = 0 และตรวจสอบความผิดเอาท์พุทสัญญาณ Er = 0 เมื่อทั้งสองเอาท์พุทสัญญาณM และ M รวมถึงข้อผิดพลาด ในรูปที่ 9 การป้อนสัญญาณ U, โวลต์และน้ำหนักไม่ถูกต้องอาจถือว่าค่าตรรกะ1 หรือ 0. มันตามที่สัญญาณเอาท์พุทแปลงระดับอาจไม่ถูกต้องถือว่าระดับตรรกะSEs / (R + S) หรือเอส เมื่อความผิดเกิดขึ้นในที่ใด ๆ ของหน้าต่างเทียบ Ai, A2, A3 และในฐานะที่เป็นไอ 'A2' A3'and A5 'ประกอบไปด้วยผู้มีสิทธิเลือกตั้งหรือข้อสรุปในวงจรสัญญาณเอาท์พุท Er E 11, 0) จะกลายเป็น Er = 0 และทำให้ความผิดที่ชัดเจน สัญญาณตรวจสอบความผิดการส่งออกจะกลายเป็นEr = 0 เมื่อเกิดข้อผิดพลาดในการใด ๆ ของอินพุตสัญญาณU, V และ W ให้เป็นระบบซ้ำซ้อนสามสัญญาณเมื่อมีความผิดพลาดเกิดขึ้นในใดๆ ของระบบซ้ำซ้อนสามส่วนประกอบวงจรสำหรับการดำเนินงานส่วนใหญ่หรือเมื่อความผิดพลาดที่เกิดขึ้นในความผิดการตรวจสอบวงจร A5 หรือเป็น ' สัญญาณการส่งออกของวงจร A4 และ A4 'ไม่ได้สร้างเป็นสามระบบซ้ำซ้อนกลายเป็นM = 0 หรือ M = 0 ในสภาพผิดปกติหรือมีการส่งออกไม่ปลอดภัยลักษณะ. ไม่ปลอดภัย 2 ออกจาก 3 วงจร (การผลิตสัญญาณ M) ในรูปที่ 8 (ข) ประกอบด้วยและประตูเชื่อมต่อกันของการก่อสร้างที่ไม่ปลอดภัยและหรือประตูที่มีฟังก์ชั่นการดำเนินงานส่วนใหญ่ ดังแสดงในรูปที่ 10 ที่เชื่อมต่อกันไม่ปลอดภัยเป็นพื้นประกอบด้วยโดยและประตูที่ผลิตส่งออกการดำเนินปอE (1, 0) เฉพาะเมื่อการเรียนการสอนการส่งออกCM E {1, 0) ที่อนุญาตให้มีข้อผิดพลาดและสัญญาณใบอนุญาตต่อปี= 1 (ใบอนุญาต) ให้บริการ[4] นี้การตั้งค่าพื้นฐานช่วยให้ข้อผิดพลาดทั้งในสัญญาณไบนารีที่ 1 และ 0 การเรียนการสอนออก CM และไม่อนุญาตให้มีข้อผิดพลาดในป่า = 1 เพียงอย่างเดียวสำหรับใบอนุญาตสัญญาณป่าE {1, 0) และกำหนดให้และประตูG ไม่ได้ผลิต การเรียนการสอนการใช้งานการส่งออกPo = 1 เมื่อมันล้มเหลว เอาท์พุทปอจะแสดงโดยที่ G * E {1, O) เป็นตัวแปรตรรกะที่บ่งชี้ว่ารัฐการดำเนินงานของประตูและกรัมใช้การกำหนดค่าเชื่อมต่อพื้นฐานนี้วงจรสำหรับการตรวจสอบระบบซ้ำซ้อนคู่บังเอิญหรือไม่บังเอิญของการส่งออกสัญญาณสามารถสร้างขึ้นโดยใช้หน้าต่างสองอินพุตcomparators ดังแสดงในรูปที่ 11 รูปที่ 11 WC1, WC2, WC3 และ WC4 เป็นตัวเปรียบเทียบหน้าต่างและU 'และโวลต์' เป็นสัญญาณของการแปลงระดับวงจรเช่นคนที่แสดงในรูปที่ 8 () สำหรับตัวอย่างเช่น หน้าต่างเปรียบเทียบ WC1 หรือ WC2 มีหน้าต่างที่ตั้งไว้ที่ค่าตรรกะ1 หรือ 0 ทั้งการป้อนสัญญาณตามลำดับและผลิตบังเอิญสัญญาณMc = 1 (U '= 1, โวลต์' = 1 หรือ U '= 0 โวลต์' = 0) comparators หน้าต่าง WC3 และ WC4 มีดังหน้าต่างการตั้งค่าที่ตรรกะที่แตกต่างกันมีค่า1 และ 0 หรือ 0 และ 1 ของทั้งสองสัญญาณตามลำดับและการผลิตการส่งออกMd = 1 เฉพาะเมื่อค่าตรรกะของการป้อนสัญญาณU 'และโวลต์' คือ 1 และ 0 หรือ 0 และ 1 ตามลำดับ สัญญาณและ Mc Md จะถูกกำหนดโดย- Mc = (u'.v 'W * ~ *) VU (' - V '* * * * * * * * W2) (18) Md = (มึง .V) .W ~ *) V (U) .V'.W ~ *) (19) ที่ Wi * * * * * W2, W3 * * * * * * * * W4 และเป็นตัวแปรตรรกะที่แสดงสถานะการทำงานของหน้าต่างเทียบWCI, WC2 สุขา 3 และ WC3, ตามลำดับในรูปที่ 11 เอาท์พุท Md จะได้รับเป็นหรือสายของสัญญาณการแก้ไข(ทำเครื่องหมาย 8> ของหน้าต่างเทียบ WC3 และ WQ เพราะทั้งสองสัญญาณแก้ไขสลับกันเกิดขึ้นและเรียกร้องให้มีการดำเนินงานส่วนใหญ่ไม่มี. (นี่คือยัง ที่แท้จริงของสัญญาณและ.) สัญญาณเอาท์พุท Mc และ Md เป็นแสดงโดยEQS. (18) และ (191 ประกอบด้วยวงจรเชื่อมต่อกันแต่ละที่จะแสดงเป็นและประตูG ในรูปที่ 10 และใช้สัญญาณยู 'หรือ v' เป็นสัญญาณใบอนุญาต. เนื่องจากข้อผิดพลาดในการส่งสัญญาณอินพุต U 'และโวลต์' ไม่สมดุล(หรือข้อผิดพลาดไม่ได้เกิดขึ้นในตรรกะหนึ่งค่าเพียงอย่างเดียว) วงจรเชื่อมต่อกันอาจจะถือได้ว่าเป็นหนึ่งไม่สมบูรณ์. และประตู อัย A2 และ A3 แสดงในรูปที่ 8 () มีฟังก์ชันเช่นเดียวกับวงจรเชื่อมต่อกันแสดงในรูปที่11 ส่วนใหญ่ข้อสรุปวงจรแสดงในรูปที่8 () ถูกสร้างโดยประตูหรือตรวจสอบความผิดและมีการแสดงในรูปที่12. ดังนั้นความผิดพลาดในวงจรเรียงกระแสวงจรRC1, RC2 และ RC3 ที่ประกอบด้วยหรือประตูไม่สามารถตรวจพบได้ทันที. กล่าวคือหลายมูลค่าการดำเนินงานโดยสรุปวงจรและความคุ้มค่าเกณฑ์วงจรคอมพิวเตอร์และA5 หนีไม่พ้น

Results (Thai) 3:

ภาพที่ 8 ก่อสร้าง งานส่วนใหญ่โดย
เปรียบเทียบหน้าต่าง ( ) และตรรกะการดำเนินงานส่วนใหญ่

( B ) และวงจร lc2 LC1 , lc3 แสดงด้วยจุด
สายแปลงที่เปลี่ยนระดับสัญญาณอินพุต
U , V และ W ( Triple ระบบซ้ำซ้อนออก
สัญญาณ ) ระดับที่สอง นำเข้าหน้าต่าง
เปรียบเทียบ AI , A2 และ A3 ที่แสดงในรูปที่ 8 ( B )
สามารถแกว่งไปมา . ในรูป ไอ , A2 , . . .A5

จะเปรียบเทียบหน้าต่าง ในรูปที่ 8 ( ก ) , ไบนารีสัญญาณ U E { 1
0 } , V E { 0 } 1 W E { 1,0 } จะถูกแปลงเป็นสัญญาณเอาท์พุท SES /
( R ) และ es ของระดับ
ตัวแปลง หน้าต่างเปรียบเทียบ AI , A2 และ A3
มีต่างระดับเข้าศึกษา / ( R )
แกว่งไปมา และผลิต DC สัญญาณเอาท์พุท A = 1 B =
L A N D C = L .
DC สัญญาณเอาท์พุท A , B และ C เป็นไบนารี
สัญญาณเอาท์พุทที่ได้จากการกลั่นผลผลิต
สัญญาณของหน้าต่างเปรียบเทียบกับวงจร rectifier
( เครื่องหมาย H ) เอาท์พุทสัญญาณ A , B และ C
ของหน้าต่างที่จะสรุปการเปรียบเทียบ B
~ = 3 w H E n u = L , V = L A N D W = L A N D O T A B C <
2 เมื่อสัญญาณไม่ตรงกับแต่ละ
อื่น ๆ หน้าต่างหน้าต่าง
&เปรียบเทียบได้ใน A B C 2 1 และหน้าต่างเปรียบเทียบ A5 มี
หน้าต่างใน A B C = 3 เอาท์พุทสัญญาณ M =
1 er = 1 ผลิตจากหน้าต่าง
เปรียบเทียบและ& A5 เมื่อ A = 1 B = 1 และ C = 1 .
ตอนที่สองของ A , B และ C 1 , สัญญาณ Output
เท่านั้นที่ผลิตจากหน้าต่างเปรียบเทียบ& .
วงจรแสดงใน รูปที่ 8 ( ก ) จึงเป็นชนวน 2 -

out-of-3 วงจรที่มีดังต่อไปนี้การดําเนินงานสําหรับ u = 1 V = 1 และ W = 1 และผลิต
ผลผลิต M ซึ่งจะเป็นศูนย์ในเงื่อนไขผิดพลาด
:
M = U * * * * * * U wvw vvv ( 13 )
หน้าต่างเปรียบเทียบ A6 เป็นสามเข้า
หน้าต่างเปรียบเทียบที่ oscillates ( มีหน้าต่าง
ใน ES ) เมื่อ u = 0 , V = 0 และ W = 0 ผลผลิต ( Output &
การตัดสินใจผิด ) ไป er = 0 ในหน้าต่างเปรียบเทียบ A6
เมื่อ u = 1 V = 1 และ W = 1 หรือเมื่อ
ไม่มีความบังเอิญเกิดขึ้นระหว่างตัวแปลงสัญญาณเอาท์พุทของ
ระดับที่สอดคล้องกัน ส่งออก er =
0 ผลิตจากหน้าต่างเมื่อเปรียบเทียบ A5
U = 0 , V = 0 และ W = 0 หรือเมื่อความผิดเกิดขึ้นในระดับที่สอดคล้องกันของตัวเปรียบเทียบ

ไอ A2 , A3 และ . เอาท์พุทสัญญาณ E ของความผิดการตรวจสอบ
วงจรประกอบด้วยโดยระดับและเปรียบเทียบ A5 A6

ให้เอ้อ = u-v-wv U V - W
ปล่อย L1 L2 และ L3 * * * * * * เป็นปฏิบัติการของรัฐ
ระดับแปลง LC1 lc2 lc3 ใน , และวงจร
แสดงในรูปที่ 8 ( ก ) ; ll " , L2 และ L3 " ผลผลิต
สหรัฐอเมริการะดับแปลง LC1 lc2 lc3
, และในเงื่อนไขความผิดพลาด ; และ ไอ * * * A2 , A3 , A4 , A5 และ * * * * *
& * เป็นปฏิบัติการของสหรัฐอเมริกาต่าง
เปรียบเทียบรวมทั้ง rectifiers . ยังถือว่า
ลู่ = u.ll * v * L1 L1 . "LV = v - l ~ * 6 2 * L2 "
---
( 14 )
- -
- -
LW = w.l3 * L3 V * L3 " Lu ' = u.ll * * * L1 L1 V "
L " ' = v.l2 * L2 L2 ) $ V * . LW , ' = w.l3 * L3 V * L3 ?
แล้วสัญญาณเอาต์พุต M และเอ้อเป็นให้โดย
ที่ L1 L2 และ L3 * * * * * * แสดงการปฏิเสธของตัวแปรลอจิก
L1 L2 และ L3 * * * ตามลำดับ .
สำหรับอินสแตนซ์ ลา = u.l1 * v * L1 L1 . " หมายถึงลู่ = u
เมื่อระดับ แปลง LC1 เป็นปกติ ( Li * = 1 )
หมายถึงลู่ = L1 และเมื่อระดับแปลง LCL
ผิดพลาด ( L1 = 0 ; คือ L1 = 1 ) .
ในเงื่อนไขผิดพลาด ไอ * * * * ( ฉัน = 0 , . . . , 6 ) 0
หลี่ " e { 1 , 0 ) คือตัวแปรตรรกะไบนารี ใน 3
) ระบบตรรกะตัวแปรที่แสดงสถานะของการดำเนินงาน
3
วงจรประมวลผลสอดคล้องกับ L1 L2 และ L3 * * * .
รูปที่ 8 ( ก ) แสดงส่วนใหญ่วงจรสำหรับ u = 1 V
= w = 1 และ 1 มันสามารถดำเนินการส่วนใหญ่
u = 0 , V = 0 = w = 0 และถ้าหน้าต่าง
A2 และ A3 เปรียบเทียบ AI มี Windows ติดตั้งใน
fig.9 . ส่วนใหญ่การล้มเหลวเปรียบเทียบหน้าต่าง
ปลอดภัย ( Double ตรรกะรถไฟสัญญาณ ) .
สัญญาณออก ES ของระดับแปลงแอลซีไอ lc2
lc3 , และ . วงจรปรับแต่งแสดงในรูป
8 ( ) สามารถ แน่นอน ใช้ ปลอดภัย m-out-of-n
ล้มเหลววงจร
รูปที่ 9 แสดงวงจรการดำเนินงานส่วนใหญ่ผลิตงาน olitput สัญญาณ 2-out-of-3
M
สำหรับสัญญาณ U = 1 , V = w = 1 และ 1 , 2 -
out-of-3 ปฏิบัติการสัญญาณ XT สำหรับข้อมูล
สัญญาณ U = 0 , V = 0 และ W = 0 และ ตรวจจับสัญญาณผิด
er = 0 เมื่อข้างใดข้างหนึ่งออก
สัญญาณ M และ M มีข้อผิดพลาด ในรูปที่ 9
สัญญาณคุณV และ W จะผิดถือว่า
ลอจิก 1 หรือ 0 มันเป็นไปตามที่สัญญาณ output
ของระดับแปลงอาจผิดถือว่า
ระดับตรรกะ SES ( R / S ) หรือ ES เมื่อความผิด
เกิดขึ้นในใด ๆของหน้าต่างเปรียบเทียบ AI , A2
A3 &เป็น Ai ' A2 ' ' ประกอบด้วย a3'and A5
ผู้มีสิทธิเลือกตั้งหรือในการรวมวงจร , สัญญาณฉุกเฉิน
E 11 , 0 ) = 0 และทำให้กลายเป็นเอ้อผิด
แจ่มแจ้งความผิดตรวจจับสัญญาณกลายเป็น
er = 0 เมื่อข้อผิดพลาดเกิดขึ้นในใด ๆของสัญญาณอินพุต
U , V และ W ให้เป็นสาม
ระบบซ้ำซ้อนสัญญาณเอาท์พุท เมื่อความผิดเกิดขึ้นในใด ๆของระบบวงจรส่วนประกอบซ้อนสาม

ส่วนใหญ่การผ่าตัด หรือ เมื่อความผิดเกิดขึ้นในความผิด
วงจร การตรวจหาขนาด A5 หรือ ' ส่วนสัญญาณเอาท์พุทของ
วงจร A4 และ A4 ไม่สร้างเป็นสาม
ระบบซ้ำซ้อนเป็น M = 0 หรือ M = 0 ในเงื่อนไขผิดพลาดหรือล้มเหลว


ลักษณะผลผลิตปลอดภัยล้มเหลวปลอดภัย 2-out-of-3 วงจร ( ผลิต
สัญญาณ M ) ในรูปที่ 8 ( ข ) ประกอบด้วย และประตูล็อคล้มเหลวปลอดภัย
ก่อสร้าง และหรือประตู
กับส่วนใหญ่การดำเนินการฟังก์ชัน ดังแสดงในรูปที่ 10
,ชนวนลูกโซ่เป็นพื้น
ประกอบด้วยโดยประตูที่ผลิตและใช้ผลผลิตปอ
E ( 1 , 0 ) เมื่อผลการเรียนการสอนซม. E { 1
0
) ที่อนุญาตให้มีข้อผิดพลาดและอนุญาตให้ส่งสัญญาณ PA = 1 ( ใบอนุญาต ) เป็นใช้ได้
[ 4 ] การตั้งค่าพื้นฐานนี้จะช่วยให้ข้อผิดพลาดใน
สัญญาณไบนารี 1 และ 0 สำหรับการแสดงผลการเรียนการสอน
ซม. และไม่อนุญาตให้มีข้อผิดพลาดใน PA =
1 อย่างเดียวใบอนุญาตสัญญาณ pa e { 1 , 0 ) และต้องการให้
4 G ไม่ผลิตการใช้ผลผลิตปอ
= 1 เมื่อมันล้มเหลว

ที่ผลผลิตปอแสดงโดย G * e { 1 o ) คือตรรกะตัวแปรที่บ่งชี้
โดยสภาพและประตู G .
ใช้พื้นฐานการ interlock ,
วงจรสำหรับตรวจสอบระบบซ้ำซ้อนสอง
ความบังเอิญหรือไม่ใช่ความบังเอิญของผลผลิต
สัญญาณสามารถสร้างขึ้นโดยใช้เปรียบเทียบสองใส่หน้าต่าง
ดังแสดงในรูปที่ 11 ในรูปที่ 11
wc1 wc2 WC3 , , และจะเปรียบเทียบและ wc4 หน้าต่าง
U ' V ' เป็นสัญญาณเอาท์พุทของระดับแปลง
วงจรเหมือนที่แสดงในรูปที่ 8 ( ก ) ,
อินสแตนซ์ หน้าต่าง wc1 ได้
wc2 เปรียบเทียบหรือหน้าต่างการตั้งค่าที่ลอจิก 1 หรือ 0 ทั้งใส่
สัญญาณตามลำดับ และก่อให้เกิดความบังเอิญ
สัญญาณ MC = 1 ( U ' = 1 V ' U ' = = 1 หรือ 0 v ' = 0 )
และหน้าต่างเปรียบเทียบ WC3 wc4 มี
Windows ติดตั้งที่ค่าตรรกะที่แตกต่างกัน 1 และ 0 หรือ 0
1 ของทั้งสองสัญญาณตามลำดับ และผลิต
ผลผลิต MD = 1 เมื่อค่าตรรกะของ
สัญญาณ U ' V ' 1 และ 0 หรือ 0 และ 1
ตามลำดับ สัญญาณ output MC และ MD อยู่

--
ให้ MC = ( u ' V ' ~ * w * ( ' - ' ) ? ? ? ? ? * V * W2 ) ( 18 )
) = ( u , v ) W ) ~ * V ( u ) v ' w ~ * . ) ( 19 )
ที่วี * W2 W3 และ * * * * * * W4
ตรรกะตัวแปรที่บ่งบอกถึงสถานะของหน้าต่างระบบปฏิบัติการเปรียบเทียบ wci wc2
, w C 3 WC3 ,

ในรูป 11 ตามลำดับ ผลผลิต MD ให้